Nesta atualização mais recente, integramos o sintetizador de código aberto Yosys à biblioteca de células virtual Pitanga. Como resultado, os usuários podem projetar circuitos mais robustos e complexos em Verilog, que são então mapeados para as células do chip virtual programável Pitanga.

A biblioteca de células virtual Pitanga possui buffers (BUF), inversores (INV), flip-flops (DFFRSE), além de:

• AND2, OR2, NAND2, NOR2, XOR2, XNOR2

• AND3, OR3, NAND3, NOR3, XOR3, XNOR3

• AND4, OR4, NAND4, NOR4, XOR4, XNOR4

  
  

Combinando Yosys com Pitanga, a InPlace melhora significativamente a qualidade de sua plataforma de design de circuitos digitais.

Sobre o Yosys

O Yosys é um framework de síntese lógica de código aberto para FPGAs (Field Programmable Gate Arrays) e circuitos integrados. Ele atua como uma ferramenta de síntese lógica, convertendo descrições de hardware de alto nível, escritas em linguagens como Verilog, em uma representação de netlist otimizada para implementação em FPGAs ou ASICs (Application-Specific Integrated Circuits).