Corrigimos bugs e fizemos melhorias. Revisamos a plataforma para suportar circuitos maiores, novidades que ficarão para o próximo lançamento.

Núcleo de Emulação

Detectamos que loops combinacionais não estavam sendo identificados. Corrigido!

Interface do Usuário

Corrigimos uma limitação no parser Verilog que obrigava os usuários a escrever as portas de forma ordenada: primeiro as portas de entradas, depois as portas de saída.

module ordered ( input a0, input a1, output s0, output s1 );

Agora, você pode escrever as portas na ordem que quiser, da forma que melhor fazer sentido para o seu projeto.

module unordered ( input a0, output s0, input a1, output s1 );

Para esta release foi isso.

Até o próximo lançamento!